摘要 在频繁电热冲击下碳化硅基金属氧化物半导体场效应晶体管（SiC MOSFEET）功率器件疲劳失效已成为牵引变流器可靠运行的主要挑战之一。因此，准确地分析SiC MOSFEET功率器件失效机理对保证牵引变流器的可靠运行至关重要。然而，现有研究未能有效考虑不同栅极结构SiC MOSFET的老化差异，导致器件寿命预测精度不高，难以满足牵引变流器的可靠性需求。为此，该文利用功率循环实验，系统性地探究不同栅极结构SiC MOSFET的失效机理，并进行了对比分析。首先，利用温敏电参数标定方法发现不同栅极结构的工艺偏差会显著影响结温标定的准确性。其次，选取沟槽栅和平面栅两种不同栅极结构的SiC MOSFET进行功率循环实验，探讨其动静态参数的退化特性，并对其竞争失效模式进行分析。最后，基于Weibull分布拟合方法定量评估不同栅极结构SiC MOSFET的服役寿命差异。
关键词：SiC MOSFET 不同栅极结构 功率循环实验 失效机理分析 剩余服役寿命预测
采用碳化硅基金属氧化物半导体场效应晶体管（Silicon Carbide-based Metal-Oxide-Semiconductor Field-Effect Transistor, SiC MOSFEET）取代硅（Si）基器件，有效推动了牵引变流器向高效、轻量化方向发展，已成为城轨列车牵引传动系统的重要发展趋势[1-2]。然而，牵引变流器长期运行在骤起骤停、负载多变等非平稳工况下，导致功率器件频繁承受热冲击，进而引发功率器件疲劳失效，并最终演变为牵引变流器故障、列车动力损失[3-4]。因此，为保障列车的安全可靠运行，探究功率器件的失效机理至关重要。
SiC MOSFET器件失效机理分析方法大致分为表征模型法[5-6]、仿真分析法[7-9]和实验测试法[10-19]等。表征模型法基于材料物理理论或电-热-机械应力的交互作用构建功率器件的失效表征模型，旨在定量描述其失效机理。文献[5]建立了一个有限元疲劳粘结区模型，以此分析功率循环应力下器件键合线的疲劳裂纹扩展机理。文献[6]提出了一种高精度且考虑温度依赖性的解析损耗模型，为研究功率模块的极高温故障机理提供了有力的工具。这种方法可定量揭示功率器件的微观失效机制，但在分析长时间尺度下的失效机理时，通常面临模型复杂与计算成本过大的问题。
仿真分析法结合多物理场建模与器件物理理论，利用仿真软件模拟器件内部复杂物理场分布，以揭示失效根源。文献[8]通过电热耦合有限元仿真和电路分析，验证了多芯片并联模块在功率循环应力作用下的退化。文献[9]建立了压接型功率器件仿真模型，并通过功率循环仿真建立了疲劳寿命预测模型。该方法可避免对功率器件进行破坏性实验，并通过调整仿真参数模拟复杂工况，替代传统实验中重复的加速老化测试，节省测试时间与成本。但这种方法容易忽略材料参数不确定性、封装工艺随机性等因素，致使分析结果的准确性有待提升。
实验测试法通过对功率器件施加特定应力来加速器件退化过程并获取失效数据，能有效确定器件的材料参数和封装工艺，直观探究器件在长时间尺度下的失效机理。功率循环实验（Power Cycling Tests, PCTs）作为评估功率器件可靠性的关键性实验，是进行失效机理分析和服役寿命评估最有效的手段[10]。源于对Si基器件的研究，SiC MOSFET的功率循环实验主要聚焦于封装可靠性问题，其失效模式主要包括键合线裂纹与脱落、焊料层空洞及分层等[11-13]。文献[11]提出了一种在高压、大电流、高温、高湿应力下的功率循环实验，器件的失效模式从标准PCTs中的键合线疲劳转化到焊料退化。文献[12]将声发射技术应用于SiC MOSFET在不同时间尺度PCTs下焊料层疲劳的在线状态监测，准确分析了焊料层从裂纹萌生、加速扩展直至失效的整个疲劳过程。进一步地，文献[13]分别在正向MOSFET模式和体二极管模式下进行了功率循环实验，结果表明在两种模式下器件的失效模式均为键合线失效。
相较于Si基器件，SiC芯片在长时间温度波动下表现出更高的脆弱性，使得芯片级失效成为PCTs的另一关键性问题。研究表明，芯片相关的失效模式主要表现为体二极管失效和栅极氧化物失效[14-17]。文献[16]指出SiC MOSFET体二极管被用作续流二极管时，这可能会导致器件出现双极退化，但此现象在PCTs中并不显著。相比之下，PCTs过程中栅极氧化物退化现象更为突出，文献[17]通过研究SiC MOSFET器件在重复功率循环应力下的退化行为，发现温度循环与栅极偏置应力的协同作用极易引发栅氧陷阱及界面态密度陡增，伴随动态电场诱发的热载流子注入，共同导致了栅极氧化物的退化，表现为阈值电压Vth漂移。文献[18]指出SiC MOSFET的Vth漂移与封装退化存在强耦合效应，提出了一种在线监测Vth的方法，此方法有望克服芯片与封装的耦合失效问题。文献[19]结合实测阈值电压漂移数据解耦出非键合线老化导致的芯片电阻增量，并对实测饱和压降进行补偿，实现对SiC MOSFET功率循环寿命的有效修正。因此，厘清PCTs中阈值电压的漂移规律对揭示芯片-封装竞争失效机制尤为重要。
此外，商用SiC MOSFET的栅极结构差异对其可靠性具有深远影响。文献[20]采用预处理方法研究了不同栅极结构的SiC MOSFET在不同栅极电压序列下的阈值电压不稳定性，结果表明对栅极结构不同设计会导致阈值电压漂移特性发生明显分化。文献[21]系统对比了平面栅与沟槽栅器件在两种功率循环实验导通模式下的静态参数退化趋势以及失效机理，并讨论了与封装退化相关的基本前兆及其可能的原因。然而，PCTs中动态参数的退化趋势仍有待系统揭示，并且缺乏对不同栅极结构器件服役寿命的统计性评估。同时，栅极结构的工艺一致性会直接影响结温监测的准确性。在众多结温监测方法中，基于温敏电参数（Temperature-Sensitive Elec- trical Parameter, TSEP）的方法因其低侵入性和高灵活性而脱颖而出[22-23]。文献[24]虽分析了不同栅极结构在结温标定时所需的最小沟道关断栅压及其与栅极总电荷的关系，但是，目前对于栅极关断负压映射的工艺一致性问题的研究尚不充分。
综上所述，现有针对碳化硅器件失效机理研究存在以下三方面不足：首先，未充分考虑栅极结构的差异性对失效全过程的影响，尤其缺乏对动态参数退化规律的系统性揭示；其次，不同栅极结构器件的服役寿命差异尚未得到充分的统计性评估；最后，对栅极关断负压映射的栅极结构工艺一致性问题研究尚不充分。对此，本文采用实验测试与仿真分析相结合的方法，系统地探究不同栅极结构SiC MOSFET的失效机理与寿命差异。
功率器件温度循环包括功率循环和被动循环。功率循环是指模拟器件使用过程中因为功耗产生热量而发生老化；被动循环是指通过改变环境温度来影响器件服役状态。其中功率循环更接近器件的实际工况，因此本文主要关注功率循环实验。
本文在功率循环实验中选择额定电压及额定电流相近的两种商用SiC MOSFET，具体包括Infineon沟槽栅MOSFET（IMW120R140M1H）和Cree平面栅MOSFET（C2M0160120D）。
图1a为平面栅极SiC MOSFET的元胞结构示意图，其采用二维平面结构，即源极、漏极、栅极共面，MOSFET沟道横向连接源、漏极。栅极通过多晶硅沉积于栅氧化层上，并通过精准调控外延层厚度与掺杂浓度来平衡击穿电压（Breakdown Voltage, BV）和导通电阻RON,sp。JFET区通过局部掺杂优化降低导通电阻。工艺包含源/漏区离子注入、镍/铝金属化欧姆接触及表面钝化，兼容传统硅基工艺，但JFET区电阻和表面电场集中限制了性能提升。沟槽栅结构如图1b所示，则与平面栅结构不同，其基于三维沟槽设计，栅极嵌入刻蚀形成的垂直沟槽内，氧化层覆盖侧壁与底部，通过沟槽结构实现双沟道导通。其垂直栅极布局消除JFET区，缩短电流路径，显著降低RON,sp，同时增强栅极对沟道的控制力。工艺核心为高精度SiC深槽刻蚀及栅极填充，制造成本高，但元胞密度和开关速度显著优于平面栅结构。
（a）平面栅元胞结构
（b）沟槽栅元胞结构
图1 两种SiC MOSFET器件元胞结构
Fig.1 Cell structures of the two SiC MOSFET devices
图2为SiC MOSFET的功率循环实验电路。首先，选择体二极管的正向电压Vsd用于结温校准。此时需要考虑不同栅极电压下，校准曲线的偏移情况，并对比这两种不同栅极结构SiC MOSFET的栅极工艺一致性问题。其次，设置栅极驱动的控制策略，由于SiC MOSFET栅氧化层的特殊性，在冷却阶段必须将栅极电压设置为负值，以实现器件的关断。最后，进行功率循环实验。同理，为了在实验期间实现精确地测量结温，必须设置足够大的负栅压。
图2 SiC MOSFET的功率循环实验电路
Fig.2 Circuit of power cycling tests for SiC MOSFET
功率循环实验平台如图3所示，主要包括待测器件（Device Under Test, DUT）、栅极驱动板、电源、上位机、模温机、水冷机等。在本文中，以3个DUT为一组进行功率循环实验，同种类型器件分别进行两组实验，各使用6个器件（标号为DUT1～DUT6）。功率循环控制策略时序如图4所示。在加热阶段，DUT通过直流负载电流进行加热；在冷却阶段，驱动板输出负电压，停止电流加热，并且通过水冷机进行散热。单次功率循环周期为6 s，其中加热时间2 s，冷却时间4 s。功率循环实验条件见表1。
图3 功率循环实验平台
Fig.3 Experimental bench of power cycling tests
图4 功率循环实验控制策略
Fig.4 Control strategy of power cycling tests
表1 功率循环实验条件
Tab.1 Test conditions of power cycling tests
实验条件平面栅沟槽栅 最高结温/℃130130 结温波动/℃8080 加热时间/s22 冷却时间/s44 负载电流/A1515
在本文的功率循环实验中，选取体二极管的正向压降Vsd作为TSEP进行结温监测。为深入探究栅极关断负压对结温校准的影响机制，首先从平面栅和沟槽栅器件中分别随机选取一个待测器件，各自进行了一组结温校准实验。在此实验中，系统性地将栅极关断负电压Vgs依次设置为-2、-4、-6、-8和-10 V，并测量对应不同结温下的Vsd，最终得到如图5所示的校准曲线簇。由图5可知，SiC MOSFET的Vsd与结温Tj呈现明显的负温度相关性，且两者之间表现出良好的线性关系。然而，两种器件在Vgs较低时的校准曲线均有所偏移，而随着负栅极电压的增加，其校准线才趋于重合。这主要是因为较低的栅压不足以关断器件沟道，使测量电流并未完全流过器件的内PN结（即图1中绘制的体二极管）。
为进一步研究栅极关断负压对结温校准曲线的影响机理，本文基于计算机辅助设计（Technology Computer Aided Design, TCAD）技术构建了平面栅和沟槽栅SiC MOSFET器件元胞仿真模型。图6展示了平面栅和沟槽栅器件在不同栅极关断负压下的总电流密度分布云图及沿着沟道切割线方向的总电流密度分布曲线。由图6可知，当栅极关断负压不足时（Vgs=0、-2、-4、-6 V），测量电流主要流经沟道进入N-漂移区并最终到达漏极，而非完全流经体二极管，此时两种器件的沟道区域总电流密度均在10 A/cm2以上，即沟道未完全关闭。该非理想导通路径导致校准曲线发生偏移；反之，当栅极负压足够时（Vgs=-8 V、-10 V），测量电流被有效关断于沟道之外，完全流经体二极管，此时测得的体二极管电压准确，即校准曲线高度重合。此外，两种器件的沟道区域总电流密度在Vgs=-10 V时相较于Vgs=-8 V时会低2～3个数量级。
图5 不同负栅压下结温校准曲线
Fig.5 Junction temperature calibration curves under different negative gate voltages
图6 栅极关断负压的影响机理
Fig.6 The mechanism of the effects of gate cutoff negative voltage
基于仿真结果，将本文实验中的栅极关断负压统一设置为-10 V，以确保器件沟道完全关闭，测量电流仅流过体二极管。在此条件下获得的结温校准曲线如图7所示。由图7可知，6个同型号的平面栅器件在选择足够的负栅压后所得的校准曲线均基本重合，而沟槽栅器件却有较大差异。这说明沟槽栅由于其较复杂的三维沟槽结构，导致其栅氧化层的工艺一致性不如平面栅器件。
根据上述方法，完成结温校准曲线的精确标定后，采用小电流激励法对功率循环实验的冷却阶段进行结温监测。具体步骤为：首先，通过给器件栅极施加足够的负压使其关断（即Vgs=-10 V），并同时在器件漏极施加mA级的测量电流（Im=10 mA，旨在尽量减少自热效应的影响）。随后，实时采集器件体二极管的正向电压Vsd，并结合预先建立的结温-压降校准曲线进行参数反演。最后，实现功率循环过程中结温Tj的动态追踪与有效计算。
图7 Vgs=-10 V时两种器件的结温校准曲线
Fig.7 Junction temperature calibration curves of the two devices at Vgs=-10 V
在功率循环实验中最常用的在线监测静态参数有结温Tj、饱和导通电压Vds和热阻Rth，以上参数通常用来评估封装的失效情况。本文通过离线的方式监测了阈值电压Vth，旨在评估器件栅氧化层或芯片的失效情况。当饱和压降Vds上升为初始值的105%或芯片PN结到外部封装的热阻Rth_JC上升为初始值的120%时，可认为器件失效[25]。
2.1.1 饱和导通电压Vds
两种器件在功率循环实验中Vds的变化如图8所示。图8a中，平面栅SiC MOSFET器件的Vds主要变化可以总结为：①平缓下降；②阶梯上升；③振荡；④垂直上升。Vds为键合线的一种典型老化特征参数，其前期的平缓下降大致是由于Vth负漂移导致沟道电阻Rch降低，整体导通电阻Ron下降，最终表现为Vds缓慢下降；随着循环次数增加，键合线接触电阻Rbond因热疲劳逐渐上升导致键合线断裂或脱落，Vds呈现阶梯式增长；随着键合线脱落数量的增加，Vds则会发生振荡；当最后一根键合线完全断开或者芯片击穿，则会使Vds垂直上升。
图8 两种器件在功率循环实验中Vds的变化
Fig.8 Variations of Vds of the two devices in the power cycling tests
图8b中，与平面栅SiC MOSFET器件不同的是，沟槽栅SiC MOSFET器件的Vds在开始阶段没有平缓下降的阶段，这是由于沟槽栅的垂直沟道结构使Ron主要由漂移区电阻Rdrift决定，而Rch占比小，即使Vth负漂移降低Rch，对整体Ron的影响也有限。此外，沟槽栅器件的Vds没有阶梯上升的阶段，而是直接出现了振荡和垂直上升。这是由于沟槽栅的垂直电流路径集中在芯片中心区域，键合线失效后剩余线电流密度急剧升高，热应力集中，一旦某根键合线失效，剩余键合线的电流密度骤增，迅速引发级联失效，导致Vds跳过阶梯上升阶段，开始振荡并进入垂直上升。
2.1.2 结温Tj
图9为两种器件在功率循环实验中的结温Tj变化曲线。通过对比结温与饱和导通压降的变化趋势可观察到显著同步性，可以判断Tj的退化同Vds一样，均是键合线老化导致。在达到失效判据（DVds＜5%
之前，两种器件的结温均保持平缓或仅缓慢上升，而一旦超过该阈值（DVds≥5%），结温即呈现阶跃式上升及振荡现象。
图9 两种器件在功率循环实验中Tj的变化
Fig.9 Variations of Tj of the two devices in the power cycling tests
这种同步演化源于键合线退化的双重物理效应，即电学路径上，键合线裂纹或脱落导致接触电阻Rbond增大，进而抬升导通电阻Ron并表现为Vds升高；热学路径上，键合线失效减少热传导截面积，使得芯片热阻Rth上升，最终引发结温Tj的阶跃上升。随着键合线失效根数的增加，电流分布失衡与局部热积累形成正反馈循环，导致Vds与Tj的老化速率非线性加速。值得注意的是，沟槽栅器件因垂直电流路径高度集中，单根键合线失效即可触发级联效应，致使Vds与Tj跳过平面栅器件典型的渐近阶梯阶段，直接进入振荡与垂直上升阶段。
2.1.3 芯片热阻Rth
结壳热阻Rth-JC为模块芯片到外部封装的热阻，其可计算为
（1）
式中，Tj(t)、Tc(t)分别为t时刻的结温值和外部封装壳温值；P为器件发热功率；Rth-JC(t)为瞬态结壳热阻。
热阻Rth为焊料层的一种典型老化特征参数，而焊料层的退化过程比较缓慢，所以本文选择每隔6 000次功率循环做一次热瞬态测量。根据式（1）可以计算得到两种器件在不同老化程度下的热阻抗响应曲线，如图10所示。由图10可知，不论是平面栅还是沟槽栅器件，其热阻Rth的变化幅度均小于20%，表明在本文的有限次功率循环次数下器件焊料层并未发生实质性退化。这是由于功率循环中Vds较早达到失效标准使得功率循环实验提前终止，不足以使焊料层失效。
图10 两种器件在不同循环次数后的热阻抗响应曲线
Fig.10 Thermal impedance response curves of the two devices with different power cycles
2.1.4 阈值电压Vth
本文根据器件数据手册，设计了栅-漏短接的阈值电压测量电路，如图11所示。测量时，在漏极施加6 V电压，并通过1.5 kW电阻将电流限制在4 mA。额外进行了两组功率循环实验（inf01～inf03组、Cree01～Cree03组），并每隔4 000次循环对DUT进行一次离线阈值电压测量。
图11 阈值电压测量电路
Fig.11 Threshold voltage measurement circuit
图12和表2分别展示了两种器件在功率循环实验中的阈值电压变化趋势和漂移幅度。图12中箭头（表2中引号标注）表示器件已达到功率循环失效标准。可以看出，沟槽栅器件的阈值电压呈现先下降后上升的趋势，其中inf02和inf03失效后测得的Vth甚至达到正漂；而平面栅器件的阈值电压则持续负漂。
图12 两种器件在功率循环实验中Vth的变化
Fig.12 Variations of Vth of the two devices in the power cycling tests
SiC MOSFET的阈值电压可表示为
（2）
式中，VFB为平带电压；
为费米势；
为半导体介电常数；q为基本电子电荷；NA为衬底掺杂浓度；Cox为单位面积栅氧化层电容；Qox为氧化层有效电荷。考虑到VFB、、、NA和Cox在功率循环实验中变化极小，对Vth的影响可忽略不计。
栅氧层有效电荷Qox包括固定氧化层电荷Qf、移动的离子电荷Qm、界面态电荷Qit和栅氧陷阱电荷Qot，即
（3）
在功率循环实验中，Qf和Qm无法轻易捕获电子或空穴，而栅极电压的快速切换和温度波动会促进载流子注入栅氧层，被栅氧陷阱和界面态捕获后形成有效电荷。因此，界面态电荷Qit和栅氧陷阱电荷Qot可认为是阈值电压漂移的主导因素。
表2 两种器件在功率循环实验中Vth的漂移幅度
Tab.2 Drift amplitude of Vth of the two devices in the power cycling tests
循环次数DVth(%) inf01inf02inf03Cree01Cree02Cree03 4 000-3.268 4-0.060 2-2.356 90.580 5-0.629 2-1.633 2 8 000-3.517 9-1.480 7-2.478 4-0.066 3-0.451 8-3.121 12 000-3.969 6-2.467 8-2.211 2-1.127 9-3.936 8-3.978 16 000-2.210 6-3.129 9-0.996 2“-2.272 4”“-5.679 3”-5.87 20 000“-1.236”-1.687 7-0.024 3“-3.018 7”—-8.522 24 000“-0.416”“-0.385 2”“0.510 3”——“-11.125 5” 28 000—“0.951”————
栅氧层陷阱捕获空穴或电子后，形成有效电荷DQot，其极性取决于捕获的载流子类型：在正栅压下，栅氧层陷阱会捕获电子（DQot＜0
；在负栅压下，栅氧陷阱则会捕获空穴（DQot＞0），其对栅氧陷阱阈值电压DVth.ot的影响可表示为
（4）
由式（4）可知，若电子被捕获（DQot＜0，则会导致DVth.ot＞0，即阈值电压正向漂移；反之，则负漂。
同理，界面态电荷对其阈值电压Vth.it的影响可表示为
（5）
在正栅压下，受主型界面态捕获电子（DQit＜0，导致DVth.it＞0，阈值电压正向漂移；在负栅压下，施主型界面态会释放电子（等效捕获空穴， DQit＞0），导致DVth.it＜0，阈值电压负向漂移。
综上所述，阈值电压退化机理可解释为：①在功率循环实验初期，两种器件以界面态释放电子（DQit＞0）占主导地位，并且以栅氧陷阱捕获空穴（DQot＞0）提供辅助，使得阈值电压呈现下降的趋势；②在功率循环后期，平面栅器件由于其电场分布较均匀，氧化层/界面处局部电场强度较低，使得其仍保持负漂移，而沟槽栅器件由于其沟槽拐角处电场强度较高，易发生栅氧层退化、生成大量栅氧陷阱及受主型界面态，使得受主型界面态捕获电子占主导（DQit＜0，并以栅氧陷阱捕获电子（DQot＜0）提供辅助，于是沟槽栅器件的阈值电压呈现由降转升的趋势。
2.2.1 双脉冲测试平台
图13为双脉冲测试电路原理，其主要包括负载电感L、高压直流源VBus、母线电容CBus、被测开关管VT、陪测二级管VD和驱动电路。本文双脉冲测试参数见表3。
图13 双脉冲测试电路原理
Fig.13 Schematic of the double pulse test circuit
表3 双脉冲测试参数
Tab.3 Parameters of double pulse tests
参 数数 值 平面栅沟槽栅 负载电感L/mH193193 母线电容CBus/mF1 1001 100 指定电压Vset/V200200 指定电流Iset/A13.115.5 驱动电平/V15/-815/-8 脉冲串周期T/ms2530
在测试中，向待测器件发送合适的双脉冲驱动信号，就可以获得待测器件在指定电压Vset和指定电流Iset下的开关特性，其栅极驱动脉冲串示意图如图14所示。在第一个脉冲开启期间T2，构成“Cbus—L—VT—Cbus”的回路，对负载电感进行储能，并在第一个脉冲关断时刻使Ids达到Iset，此时可测得关断时间和关断能量；在两次脉冲的间隔时间T3内，构成“L—VD”的回路，由于导线的电阻和二极管导通压降的存在，必然会有一定的能量损耗，因此T3一般设置为几个ms；在第二个脉冲开启时刻，器件默认已处于规定的测试条件下，此时可进行开通时间和开通能量的测量。栅极驱动脉冲串占比为
（6）
图14 栅极驱动脉冲串示意图
Fig.14 Schematic diagram of sequential gate drive pulse
利用式（6）计算T2，再根据需求选择合适的周期T，然后重新计算此周期下的Iset是否符合要 求，即
（7）
2.2.2 测试结果与分析
本文对两种不同栅极结构的SiC MOSFET在功率循环实验疲劳失效前后分别进行了双脉冲测试，采集的开关瞬态过程如图15所示。进一步地，计算了SiC MOSFET的动态参数：开通延迟时间td.on= t1-t0、上升时间tr=t2-t1、关断延迟时间td.off=t4-t3、下降时间toff=t5-t4、开通能量Eon和关断能量Eoff。表4详细展示了测试器件在功率循环疲劳失效前后的动态参数变化情况，可观察到沟槽栅与平面栅器件在功率循环实验后开关时间参数呈现了一定镜像式的变化特征：沟槽栅器件的开通时间参数td.on、tr普遍正向漂移，而平面栅器件的开通参数则呈现显著负向漂移；此外，沟槽栅器件的关断延迟时间td.off负向漂移，而平面栅则正向漂移；下降时间toff由于时间尺度极小，结果无明显趋势。最后，两种器件的开关能量均呈现增加的趋势。
图15 器件inf01在功率循环实验前后的开关瞬态过程
Fig.15 Switching transient process of the device inf01 with and without the power cycling tests
图16展示了两种不同栅极结构器件开关时间参数的镜像式变化特征，且平面栅器件相关动态参数的变化幅度显著大于沟槽栅器件。这是由于td.on、tr以及td.off的变化主要受到阈值电压Vth的影响。当达到失效标准后，沟槽栅器件的Vth由降转升并最终达到正漂，这使得器件达到开启电压需要更高的栅压，进而导致td.on和tr增加；同时栅压关断时更快降至关断阈值，使得td.off降低。相反，失效后的平面栅器件的Vth表现为负漂，这使得器件会提前导通，导致td.on和tr下降；而关断阈值的降低则延迟了关断时间，表现为td.off上升。此外，参数的变化幅度也与Vth漂移幅度直接相关，如inf02在28 000次循环时DVth=0.951 V，而Cree03在24 000次循环时DVth=-11.125 5 V，即平面栅器件在失效时的Vth漂移幅度显著高于沟槽栅器件，这使得平面栅器件的td.on、tr和td.off的变化幅度高于沟槽栅器件。此外，功率循环实验的热机械应力会引起芯片栅氧化层、焊料层和键合线老化，显著增加器件整体的导通电阻，并直接影响器件的开关能量，表现为Eon和Eoff的明显增加。
表4 动态参数的变化
Tab.4 Variations of dynamic parameters of the tested power devices （%）
器件编号Dtd.onDtrDtd.offDtoffDEonDEoff inf011.211 6650.932 836-1.200 5060.777 7784.351 2971.663 154 inf021.066 3333.130 755-0.615 485-0.777 7788.175 5672.800 144 inf030.008 316-1.100 9170.006 37300.262 0795.188 171 Cree01-4.209 0341.250 000-2.362 3100.846 1541.409 5093.483 129 Cree02-3.769 300-5.621 8065.075 660-0.923 07710.813 8274.478 443 Cree03-4.618 662-10.659 8986.626 486012.596 43510.787 312
图16 两种器件动态参数对比
Fig.16 Comparison of dynamic parameters of the two devices
一般来说，功率循环实验旨在评估功率器件的封装可靠性，其主要包括键和线失效和焊料层失效两种竞争失效模式。因此，在本文中，需进一步讨论封装失效和芯片失效之间的竞争失效机理。
由图8和图10展示的Vds以及Rth的变化趋势可以看出，两种不同栅极结构SiC MOSFET器件的Vds均达到了失效标准（DVds＞5%），而Rth均未达到失效标准（DRth＞20%）。这表明，在功率循环实验中，键和线失效在封装失效的两种竞争失效模式中占主导地位。
进一步地，利用COMSOL有限元仿真软件对TO- 247封装的SiC MSOFET器件进行了电-热-结构多物理场仿真。SiC MOSFET几何模型如图17所示，借此探究封装竞争失效机理。给器件施加恒定电流负载（Ids=15 A）进行瞬态研究（t=2 s），并且设置初始温度（T0=50℃）模拟功率循环实验的加热阶段。图18为施加电流载荷后的电流密度模分布。由图18可知，在键合线与芯片表面相接触的地方，电流密度最大，因而此处产生的焦耳热也将最大，为加热过程中的主要热源。
图17 SiC MOSFET几何模型
Fig.17 Geometric model of the SiC MOSFET
图18 施加电流载荷后的电流密度模分布
Fig.18 Current density distribution after applying a current load
图19展示了电-热耦合模型在不同时刻的温度分布。可以看出，在器件通流初期，芯片与键合线接触处的温度迅速上升，在0.01 s内最高温度可以升高约43℃，此时器件引线框架、铜基板的温度仍保持在初始温度不变。随着通流时间的增加，温度从芯片与键合线接触处向外传递，由于铜基板的导热系数远高于铝键合线，因此大部分的热量向下传递至铜基板，而引线框架的温度上升较慢。但在整个加热阶段，器件最高温度始终出现在芯片与键合线接触处，符合电流密度模分布的特点。
图19 不同时刻的温度分布
Fig.19 Temperature distributions at different times
为评估SiC MOSFET器件的热疲劳机理，进行热-结构耦合分析。将上述的温度分布结果作为热-结构耦合分析的温度载荷条件，计算器件的结构应力，不同时刻焊料层的应力分布如图20所示，不同时刻芯片与键合线的应力分布如图21所示。由图20和图21可知，整个器件最大应力出现在键合线引脚处，达到了108数量级，在器件导通时刻末，应力值最高达到了335.505 MPa。此外，芯片和焊料层界面处也存在较高的应力。注意到，焊料层的最大应力虽然从107数量级升高到了108数量级，但最高只有116.522 MPa，约为键合线引脚处最高应力的1/3。这一数量级的差异清晰地表明，在本文的功率循环条件下，键合线承受的热机械应力远大于焊料层，因而更易率先发生疲劳失效。该仿真结果与实验观测相互印证，共同证明了在本研究中键合线失效是封装失效中的主导模式。
表5总结了功率循环实验中芯片与封装退化的关联性数据。由表5可知，平面栅器件的Vth一直呈现负漂，且Vds先经过阶梯上升阶段再达到失效判据。而沟槽栅器件的Vth发生了由降转升现象，并且此现象出现在Vds达到失效判据之前，最终导致Vds跳过阶梯上升阶段。由上述现象可知，在功率循环实验中，SiC MOSFET的芯片退化与封装失效之间存在动态竞争机制，其主导性由器件结构特性决定。
图20 不同时刻焊料层的应力分布
Fig.20 Stress distributions of the solder layer at different time
图21 不同时刻键合线和芯片的应力分布
Fig.21 Stress distributions of bonding wires and chips at different time
对于平面栅器件，均匀的电场分布抑制了栅氧退化，阈值电压仅呈现缓慢负漂，其功率循环寿命主要受封装失效主导。键合线因承受周期性热机械应力，在几千次循环后发生焊线疲劳断裂，从而引发整体温升，间接促进栅氧退化以及导通电阻增加。对于沟槽栅器件，发现了一种由芯片退化主动触发并加速封装失效的竞争机制。沟槽拐角处的高电场集中效应在功率循环后期先触发栅氧层退化，栅氧陷阱和界面态电荷的累积导致沟道电阻Rch局部增大，形成电流分布不均和热点，局部温度升高加剧键合线金属间化合物生长及热疲劳，使封装失效效果显著（表现为沟槽栅器件的Vds和Tj跳过渐近阶梯失效阶段）。
表5 功率循环实验中芯片与封装退化的关联性数据
Tab.5 Correlation data between chip and package degradation in power cycling tests
栅极结构器件编号Vth由降转升时的循环次数∆Vds达到 5%的循环次数Vds急剧上升阶段现象 平面栅Cree01无 (Vth一直负漂)14 256先经过阶梯上升, 再达到振荡及垂直上升 Cree0215 699 Cree0320 157 沟槽栅inf0114 87818 152跳过阶梯上升阶段, 直接振荡及垂直上升 inf0218 45322 983 inf0311 78519 498
综上所述，两种不同栅极结构SiC MOSFET器件的正反馈竞争机制如图22所示，虚线表示无明显促进作用。因此，两种不同栅极结构SiC MOSFET器件的竞争机制本质差异在于：平面栅因均匀电场分布使其呈现封装失效单一主导特性；沟槽栅则先发生芯片退化并主动加速封装失效，形成协同退化。
图22 正反馈竞争机制
Fig.22 Positive feedback competition mechanism
在寿命分析中，需要根据器件的失效机制，选择统计分布模型描述失效时间。威布尔（Weibull）分布在器件可靠性及预测寿命方面被广泛运用，其形状参数和尺度参数可以描述系统全寿命周期退化过程，其概率密度函数（Probability Density Function, PDF）f(t)可表示为
（8）
式中，b为形状参数；h为尺度参数；t为寿命时间。
Weibull分布能够有效地描述不同类型的失效机制，如早期失效、稳定失效或老化失效。通过调整形状参数b，Weibull分布能够适应不同的失效模式。如果b=1，表示失效率恒定；如果b＞1，表示失效率随时间增大，适用于老化失效的情形；如果b＜1，表示失效率随时间降低，适用于早期失效的情形。而尺度参数h表征Weibull分布中的特征寿命，它表示在特定条件下，约63.2%的器件预计会失效的时间。为估算h，通常需要通过实际的加速寿命测试或基于已有的经验数据进行拟合。
表6为两种器件的失效时间及中间值，其中av_Vds为前1 000次循环所得Vds的平均值，失效标准为1.05倍的av_Vds，fail_Nf为达到失效标准的循环次数。根据式（8），绘制两种器件的概率密度函数曲线，如图23所示。由图23可以看出，沟槽栅SiC MOSFET器件失效的循环次数要大于平面栅器件。此外，两种器件的失效概率在达到峰值点之前与循环次数成正比，这说明在功率循环实验中的SiC MOSFET器件符合b＞1的失效模式（即老化失效），对应的拟合参数见表7。
表6 两种器件的失效时间及相关中间值
Tab.6 Failure time and intermediate values of the two devices
器件类型器件编号av_Vds/V失效标准/Vfail_Nf 沟槽栅13.774 33.963 031 722 23.529 33.705 836 770 33.273 63.437 232 444 43.510 43.685 937 432 53.405 03.575 238 173 64.090 84.295 428 106 平面栅13.411 23.581 733 956 24.252 04.464 612 352 33.627 53.808 921 604 43.641 13.823 229 576 53.761 13.949 224 272 63.695 33.880 119 665
图23 两种器件的寿命概率密度函数曲线
Fig.23 Probability density curves of the two devices
表7 概率密度函数的拟合参数
Tab.7 Fitting parameters of the probability density function
栅极结构尺度参数h形状参数b 平面栅26 116.263 83.866 7 沟槽栅35 703.13411.826
为进一步统计评估器件整体的可靠性和服役寿命，本文通过计算累积分布函数（Cumulative Dis- tribution Function, CDF）来估算器件在某个循环前发生故障的累积概率，其计算公式为
（9）
根据式（9），绘制两种器件的累积分布函数曲线，如图24所示。若定义累积概率达到0.2为器件失效，从图24中可以看出，沟槽栅器件失效循环次数为31 455，相较于平面栅器件的17 698次提升了约77.73%。这是由于平面栅结构SiC MOSFET器件通常面临载流子沿芯片表面横向流动，热量主要积聚在靠近表层的沟道区域，而沟槽栅结构SiC MOSFET器件因为允许载流子从表面垂直贯穿衬底，更多的热流通过较厚的衬底传导，从而有效降低了沟道区域的结温，较低的工作温度延缓了器件的老化过程，从而延长了服役寿命。
本文基于功率循环实验对比分析了沟槽栅和平面栅两种不同栅极结构的SiC MOSFET的栅极工艺一致性、竞争失效机理及服役寿命差异。首先，通过结温校准曲线对比不同栅极结构SiC MOSFET器件的工艺一致性；其次，根据功率循环实验结果，分析动静态参数退化机理，并结合有限元仿真探究SiC MOSFET器件的竞争失效机制；最后，借助Weibull分布拟合方法定量对比两种器件的服役寿命差异。研究得到以下结论：
图24 两种器件的累积分布函数曲线
Fig.24 Cumulative distribution function curves of the two devices
1）平面栅器件的栅极工艺一致性要优于沟槽栅器件。结温校准结果表明，在Vgs=-10 V条件下，平面栅器件的校准曲线高度重合，而沟槽栅器件的校准曲线存在显著偏差。这表明沟槽栅复杂的三维沟槽结构导致其制造工艺一致性面临更大挑战，在进行精确结温监测时需重点考虑该因素。
2）两种器件均以键合线失效为主导，但不同栅极结构主导着差异化的竞争失效机制。在有限的功率循环次数内，平面栅器件由封装失效单一主导，其Vds呈现典型的阶梯式上升；而沟槽栅器件则表现出“芯片退化先行并加速封装失效”的协同退化机制：如inf03器件的Vth在约24 000次循环时达到正漂（约0.510 3%），此芯片退化导致Vds跳过阶梯上升，直接达到振荡及垂直上升阶段。
3）本文所选用的沟槽栅器件展现出更长的服役寿命。基于Weibull分布的定量评估表明，若定义累积概率达到0.2为器件失效，沟槽栅器件失效循环次数为31 455，相较于平面栅器件的17 698次提升了约77.73%。这主要归因于沟槽栅的垂直导电结构更利于热流垂直贯穿至衬底，从而有效降低沟道区域的结温，延缓了器件的整体老化进程。
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Abstract The fatigue failure of silicon carbide-based metal-oxide-semiconductor field-effect transistor (SiC MOSFET) caused by strong electro-thermal stresses poses a significant challenge to the reliability of traction converters. However, the effects of different gate structures (e.g., planar-gate and trench-gate) are rarely considered in many methods, which may lead to inaccurate predictions of remaining useful lifetime. This paper analyzes the failure mechanisms and the remaining useful lifetime prediction of SiC MOSFETs with different gate structures using power cycling tests (PCTs).
The impact of process variations in gate structure on junction temperature (Tj) calibration is investigated. Using the temperature-sensitive electrical parameter (TSEP) calibration method and computer-aided design (TCAD) simulations, it is shown that trench-gate SiC MOSFETs exhibit notable process variations that degrade calibration accuracy at low gate-off voltages. Simulation results indicate that an insufficient negative gate voltage fails to fully close the channel, causing part of the measurement current to flow through the channel rather than through the body diode. Therefore, a sufficient negative gate voltage (Vgs=-10 V) is determined to ensure the channel is fully closed, thereby guaranteeing the accuracy of Tj monitoring during PCTs.
Then, the degradation characteristics of the static and dynamic parameters are analyzed using the PCTs. For the saturation voltage drop Vds, a planar-gate SiC MOSFET exhibits a typical three-stage aging trajectory: slow decline, stepped increase, and oscillation. In contrast, trench-gate SiC MOSFETs skip the stepped increase stage, directly entering oscillation and vertical rise. Such behavior stems from the vertical current path in trench structures. Failure of a single bond wire causes a sharp increase in current density and thermal stress in the remaining wires, triggering a cascade failure. Regarding the threshold voltage Vth, planar-gate SiC MOSFETs show a continuous negative drift, primarily dominated by interface-state charge Qit. However, trench-gate SiC MOSFETs show an initial negative shift followed by a positive reversal due to the high electric field at the trench corners, which promotes the generation of gate-oxide trap Qot and acceptor-type interface states that eventually outweigh the initial negative drift. In dynamic parameters, planar and trench-gate SiC MOSFETs show opposing trends. The turn-on delay time td.on and rise time tr decrease for planar-gate SiC MOSFET due to negative Vth drift, but increase for trench gate SiC MOSFET from positive Vth offset. Additionally, both structures exhibit increased switching losses (Eon,Eoff) as package degradation raises the on-state resistance.
Furthermore, the mechanisms of competitive failure are elucidated using finite element analysis (FEA). In a planar-gate SiC MOSFET, the uniform electric-field distribution suppresses gate-oxide degradation, making bond-wire fatigue the dominant failure mode. Trench-gate SiC MOSFET exhibits a synergistic degradation mechanism. As a result, chip degradation actively promotes package failure.
Finally, the remaining useful lifetime of the two gate structures is compared using Weibull distribution fitting based on PCTs. The results suggest that the trench-gate SiC MOSFET exhibits a longer fatigue life than that of the planar-gate SiC MOSFET. The main reason is that the vertical trench structure facilitates heat conduction through the substrate, effectively reducing the junction temperature in the channel region. In contrast, the planar structure tends to accumulate heat near the surface.
keywords：SiC MOSFET, different gate structures, power cycling tests, failure mechanism analysis, remaining useful lifetime prediction
DOI: 10.19595/j.cnki.1000-6753.tces.251479
中图分类号：TM921.2
国家自然科学基金青年项目（52307068）、四川省国际科技创新合作项目（2026YFHZ0014）、高速磁浮运载技术全国重点实验室开放基金项目（SKLM-SFCF-2024-010）和电能高效高质转化全国重点实验室开放基金项目（2025KF006）和中央高校基本科研业务费专项资金项目（2682026GH018）资助。
收稿日期 2025-08-25
改稿日期 2025-11-06
敬德宝 男，2003年生，硕士研究生，研究方向为功率器件可靠性评估。E-mail: jdb@my.swjtu.edu.cn
王惠民 男，1994年生，副教授，硕士生导师，研究方向为牵引传动系统可靠性分析、高性能交流电机驱动控制。E-mail: wanghuimin@my.swjtu.edu.cn（通信作者）
（编辑 陈 诚）