高dv/dt下中压中/高频变压器半导体电屏蔽层的电场抑制性能

摘要半导体电屏蔽材料因其优异的电场管控功能和低损耗性能，在高功率密度要求的中压中/高频变压器中被广泛关注。然而，近期的工程实践表明，接地的半导体屏蔽层在高dv/dt的脉冲宽度调制（PWM）电压作用下会失去等电位特性，使其对邻近的接地部件如磁心呈现高电势，造成气隙击穿。该文针对高dv/dt条件下半导体屏蔽层的屏蔽性能开展研究，重点分析开关频率、绕组电压变化率及屏蔽材料的表面电阻率等关键因素对屏蔽效果的影响。通过对多种屏蔽材料的仿真与测试，验证了上述因素对屏蔽性能的作用机制。基于研究结果，该文提出在变压器的狭小气隙区域确保电场强度合规的设计指导原则，既可为评估半导体屏蔽层的性能边界提供依据，满足绝缘设计要求，也能为宽禁带半导体器件在中压领域的合理应用范围提供参考。

关键词：中压中/高频变压器高dv/dt 电气绝缘半导体电屏蔽

0 引言

近年来，随着风能、光伏等可再生能源的快速发展和大规模接入电网[1-2]，以及电动汽车、数据中心等直流负荷的持续增长，传统配电网架构已难以满足新型用电需求。为适应这一趋势，中压交直流混合配电网已逐渐成为未来电力系统发展的重要方向[3]。固态变压器（Solid State Transformer, SST）作为交直流互联的关键枢纽设备[4-6]，因其具备灵活控制、电能质量改善以及系统兼容性强等优势，受到国内外研究机构和企业的高度关注[7]。而中/高频变压器作为固态变压器内部结构中的关键部件，其工作频率通常远高于传统工频变压器，能够有效减小体积与质量[8]。但体积的减小也压缩了绝缘设计的空间，其绝缘设计难度显著增加。而如何在降低体积的同时保证中/高频变压器的效率以及绝缘性能，是固态变压器的关键技术挑战之一[9]。

目前已有多项研究针对样机的效率与绝缘性能等方面开展优化设计。例如，文献[10]设计的30 kV·A样机效率达99.4%，但局部放电起始电压仅2 kV；文献[11]设计了35 kV耐压能力的200 kV·A变压器，功率密度仅为1.54 kW/kg；文献[12-15]则从功率提升、高频运行等角度展开探索，但多数样机存在局部放电电压偏低或绝缘测试不完善等问题。此外，亦有部分研究对高频下绝缘失效机制、材料参数、尺寸紧凑化下的绝缘挑战、损耗等进行了理论探讨[16-19]。

上述的相关研究在变压器样机电压等级、绝缘测试条件上仍存在一定差异，缺乏统一标准。根据IEC 62477-2: 2018[20]及相关标准，10 kV中压系统中电力电子设备需满足雷电冲击75 kV、工频耐压38 kV，以及需要在1.3倍的额定电压下的达到局部放电（Partial-Discharge, PD）小于或等于10 pC的要求，对中/高频变压器的绝缘设计构成严峻挑战。因此，亟需突破传统绝缘设计思路，引入兼具高绝缘强度与高功率密度的新型技术方案。

电场屏蔽作为优化变压器体积与绝缘性能的一种有效手段，近年来逐渐受到关注。电场屏蔽基于导体静电平衡机制：在静电场作用下，导体内部自由电荷重新分布，最后形成抵消外部电场的反向电场，实现屏蔽效果。在交流电场下自由电子也会跟随电场的变化周期性地移动，形成交变的感应电荷，同样在导体表面产生反向电场，动态地抵消外电场的影响。此类手段在电缆、电机方面等已经有应用[21]。在中/高频变压器中，电场屏蔽的常用方法是在绕组的绝缘层外包覆一层半导体层，从而将高压绕组产生的电场限制在绝缘介质内部，以提高变压器的绝缘能力，该半导体层被称为屏蔽层。相较于使用金属屏蔽层，半导体屏蔽层的涡流损耗更低，并且其绝缘性能在合理设计时仍旧能够得到保证。

目前，基于半导体材料的屏蔽结构在一些中/高频变压器样机[22-24]已有使用。例如，文献[22]设计了15 kW/200 kHz的变压器样机，通过仿真分析研究了电场屏蔽效果与功率损耗之间的关系，进而优化了半导体屏蔽材料的电导率和厚度参数。但该文献仅考虑了正弦电压激励，在变压器承担电压的复杂性方面有待进一步探究。文献[23]设计了100 kW/20 kHz的样机，采用双层屏蔽结构以提升绝缘性能，并在工频条件下进行屏蔽材料的电导率分析，而脉冲宽度调制（Pulse-Width Modulation, PWM）电压下的屏蔽层选取仍需考虑。文献[24]基于实际变压器承受PWM电压激励的工作条件，在频域内建立了带屏蔽层的变压器模型并进行分析，但该文对半导体材料的实际作用电导率定义尚不明确，同时也未对电路等效条件做说明。屏蔽材料的非理想阻抗特性仍需进一步研究。

综上所述，半导体屏蔽层在中/高频变压器上已有更多应用，但其在不同波形（正弦波、方波）电压下的时域屏蔽效能与屏蔽机理，仍有待阐明。

实际运行中，变压器所承受的电压波形远比理论设想更为复杂。在不同拓扑结构的固态变压器中，变压器的电压应力特性存在显著差异，进而导致屏蔽层在电场管控方面的能力也有所不同。本文推导了中压中/高频变压器中半导体屏蔽层的时域电压分布，系统研究了频率、dv/dt及表面电阻率对其屏蔽性能的影响。实验表明，在PWM电压下屏蔽层电场管控能力受到显著影响，使用SiC MOSFET等高开关速度器件时，高表面电阻率屏蔽材料难以满足绝缘要求。本文相关结论将为屏蔽层的优化设计及高速开关器件的应用提供理论依据。

1 变压器电屏蔽分析

1.1 中压变压器工况分析

在不同拓扑结构的固态变压器中，中/高频变压器所承受的电压特性存在显著差异，这直接影响其电气绝缘设计的结构与布局。通常而言，可用差模（Differential-Mode, DM）电压和共模（Common- Mode, CM）电压两个维度来对绕组电位分布进行描述。假设变压器绕组上端对地电压为v1，下端对地电压为v2，差模电压uDM=(v1-v2)/2，用于描述绕组之间的电压差；共模电压uCM=(v1+v2)/2，用于描述绕组对地的电压分布。

不同拓扑的变压器承担电压情况如图1所示。对于级联系统，共模电压的幅值往往高于差模电压，因而成为绝缘设计中的主要关注因素。如图1a所示，在由6个子模块构成的10 kV交流级联H桥（Cascaded H-Bridge, CHB）与双有源桥（Dual Active Bridge, DAB）组成的级联系统中[25]，变压器承受高幅值工频共模电压叠加低幅值PWM共模电压，以及低幅值PWM差模电压。相比之下，如图1c所示，在由模块化多电平换流器（Modular Multilevel Converter, MMC）与DAB构成的固态变压器中[26]，变压器所承担的共模电压和差模电压均为高频PWM电压，其频率高、dv/dt大。

通过对上述两种典型拓扑顶部单元的中/高频变压器波形对比可见，中/高频变压器承担的电压工况因具体拓扑结构而异，表现出显著的工程差异性。因此在进行中/高频变压器的绝缘设计时，需要充分考虑其系统拓扑、变压器的电气特性，进行精细化设计以保障系统运行可靠性。

1.2 变压器半导体电屏蔽层建模

本文所采用的变压器为典型芯式结构，其2D结构如图2所示。

从变压器高压绕组到接地磁心，其中的电位分布近似符合电路特性，因此可从电路层面去研究半导体屏蔽层的电特性。针对变压器中主要涉及的磁心、气隙、半导体屏蔽层、绝缘介质、绕组等部分，建立相关的阻容模型，其结构如图2所示。绝缘介质与空气可近似为平板电容结构，半导体屏蔽层可视为均匀表面电阻，因其极薄且通过表面接地端口接地，电流主要沿表面传导，故采用表面电阻模型更合理，且考虑到材料电导率较高，在工作频率w远小于截止频率时，可视为纯阻性材料。

变压器采用中频损耗较低的纳米晶磁心，由于其具备较高电导率，并配合额外接地措施，使得磁心电位可近似为地电位。屏蔽层采用上、下两端接地设计，确保接地可靠性。对于图2的阻容模型，可视为由无数个微元化的电阻和电容构成。对横坐标为x处的屏蔽层微元化结构Rdx列写电压方程为

对Rdx右端节点列写电流方程为

式中，u1为高压绕组对地电压；u(x,t)为屏蔽层对地电压；i(x,t)为屏蔽层电流；Ciso为绝缘介质单位长度等效电容；Cair为空气单位长度等效电容；R为屏蔽层单位长度表面电阻。

通过联立式（1）、式（2），可得屏蔽层电压关系为

为确保屏蔽层有效束缚电场，其电压必须控制在足够低的水平。因此假设绕组电压u1远大于屏蔽层电压u(x,t)，此时可忽略式（3）中最后一项，从而使方程得以简化，设定u(x,t)表达式为

将式（4）代入式（3）有

对式（5）进行求解，可得到f(x)的表达式为

式中，C1、C2为方程的未知系数，再根据边界条件u(0,t)=0、u(xm,t)=0，其中xm为屏蔽长度，得到屏蔽层电压u(x,t)的近似表达式为

当屏蔽层电压远小于绕组电压时，式（7）可用于评估屏蔽层电压。分析表明，屏蔽层电压分布主要由绕组电压、绝缘介质等效电容（与其相对介电常数和厚度相关）以及屏蔽层表面电阻共同决定。

2 影响屏蔽层的参数分析

变压器的简化模型如图3所示，在共模电压激励下，由于绕组各点对地电位相同，整个多匝绕组可视为等势体。纳米晶磁心因其较高的电导率以及存在接地设计，也可保持等势特性。基于此，该模型可采用两个等效金属极板分别表征绕组和磁心。在差模电压激励下，需将等效绕组的金属极板分割为与物理绕组匝数相同的离散单元，各单元间施加对应的匝间电压分布。

需要指出，本文所建模型主要用于分析容性耦合条件下屏蔽层的屏蔽性能，因此对变压器结构进行了适当简化。具体而言，模型中暂未考虑端口寄生电容对dv/dt的影响、匝间电容引起的电压分布不均、以及屏蔽层中的涡流感应电压等因素。上述简化基于PWM电压激励下容性耦合占主导作用，其他因素相对次要。而在实际变压器中，以上的相关效应可能引入一定误差，仍有待进一步研究评估。

2.1 绕组电压

式（7）中的绕组电压时间偏导项可表征为电压变化率dv/dt，这表明绕组电压的波形特性与幅值大小均会影响屏蔽层电压分布。正弦电压激励下的dv/dt呈时变特性，其变化规律取决于电压幅值与激励频率。PWM激励下的dv/dt体现在波形的上升沿和下降沿，且主要与电压幅值、上升时间和下降时间有关。

在分析波形差异前，需首先明确共模电压激励与差模电压激励下的屏蔽层电压差异性。COMSOL仿真模型如图3所示，对等效绕组分别施加一个8 kV/5 kHz正弦的共模电压和差模电压激励。COMSOL模型参数见表1，表1中，er为相对介电常数，s为电导率，Rs为表面电阻率（W为表面电阻率单位，表示单位面积的面电阻）。

共模电压激励与差模电压激励下的屏蔽层电压差异主要体现在x轴分布上，如图4所示。对比图4a、图4b可知，二者对应的屏蔽层电压峰值出现点不在x轴相同位置。共模电压激励下屏蔽层电压峰值出现在屏蔽层中点即x=50 mm处，整体电压呈两边对称分布。差模电压激励下屏蔽层电压峰值出现在x约为40 mm处，偏离中点靠向低电位侧。变压器实际电压为两种电压的叠加，因此设计屏蔽时应重点关注略微偏离屏蔽中心的位置。此外，在相同电压等级时，共模电压激励下的屏蔽层电压峰值比差模电压激励下的峰值更高。而在级联系统中，共模电压幅值通常亦高于差模电压，因此变压器内部的绝缘挑战主要源于共模电压的影响。后续分析将以共模电压激励形式去对比不同波形下的差异。

在正弦电压激励下，dv/dt大小由激励电压的幅值和频率共同决定。幅值的影响较为直观，故重点分析频率对屏蔽层电压特性的影响。在仿真中对简化模型的等效绕组施加幅值为8 kV，频率分别为50 Hz、5 kHz的正弦共模电压激励。

屏蔽层x轴中点的时域电压仿真结果与数学计算结果如图5所示。对比图5a、图5b中的屏蔽层电压峰值可知，在屏蔽层电压远低于绕组电压时，屏蔽层电压峰值与绕组电压激励的dv/dt呈线性关系。对等效绕组施加的正弦电压激励频率愈高，屏蔽层电压也愈高，但该电压远低于绕组电压，可近似认为屏蔽层为等势体，即在正弦电压激励条件下，屏蔽层能够有效约束电场，使其主要集中于绝缘介质内部，从而显著降低气隙区域电场强度。

在CHB+DAB级联系统中，存在接近8 kV的工频正弦共模电压。由图5分析可知，该共模电压所产生的电场可被所选半导体屏蔽层有效约束在绝缘介质内。而MMC+DAB系统中则不存类似的正弦分量。

当激励为PWM电压时，理论上其频率对半导体屏蔽层的电压分布并无影响。对简化模型的绕组施加幅值为8 kV，频率分别为5 kHz、50 kHz的PWM共模电压激励，上升沿/下降沿时间均设为500 ns。

幅值8 kV，5 kHz/50 kHz的PWM电压下屏蔽层时域电压如图6所示，不同频率下PWM电压激励对应的屏蔽层电压峰值并无差异，即频率并不影响屏蔽层束缚电场的效果。对比图5与图6可知，PWM激励上升沿/下降沿处对应的屏蔽层电压峰值远高于正弦电压激励下屏蔽层电压峰值。此现象表明在其余参数相同的情况下，PWM电压激励相较于正弦电压激励，将显著增加变压器内部绝缘失效的潜在风险。

对于PWM电压激励，dv/dt应是上升沿/下降沿的对应斜率，而不同开关速度下的器件在上升沿/下降沿时间并不一致。假定上升沿和下降沿时间相同，给绕组施加幅值为8 kV，上升沿时间分别为500 ns、50 ns的PWM电压激励，其余参数不变。

幅值8 kV，上升时间为500 ns/50 ns的PWM电压下屏蔽层时域电压如图7所示，PWM电压激励上升沿/下降沿时间越小，dv/dt幅值越高，屏蔽层的电压峰值也越高。在高dv/dt条件下，屏蔽层电压出现过高尖峰，此现象表明器件开关速度是屏蔽结构设计中不可忽视的重要因素。

在CHB+DAB级联系统中，变压器的激励为8 kV工频正弦共模电压叠加2 kV的PWM共模电压。根据图7可知，2 kV的PWM电压亦会导致屏蔽层出现远高于图5中8 kV的工频电压条件下的电压尖峰。而在MMC+DAB系统中，其共模电压形式为极短时间内多段上升沿/下降沿的阶梯累加结构，可近似为一个幅值约3.5 kV的PWM电压。其屏蔽层电压尖峰将显著高于CHB+DAB级联系统在8 kV工频正弦叠加2 kV PWM电压工况下的对应尖峰值。对于其他不同拓扑的中压系统，也可以将电压波形分解为上述正弦和PWM电压的叠加，分别评估半导体屏蔽层的电压分布。

对等效绕组施加8 kV/5 kHz的PWM激励时，屏蔽层电压峰值与dv/dt关系如图8所示。相较于Si IGBT，若采用SiC MOSFET等宽禁带器件，绕组的电压变化率将高出一个数量级，达到10～200 kV/ms。屏蔽层电压尖峰导致的电场泄漏问题也将更为严峻。

2.2 屏蔽层表面电阻率

半导体屏蔽层的表面电阻率是屏蔽设计的关键参数。仿真中采用体电导率为0.1 S/m和1 S/m的材料时，根据模型尺寸换算得到的表面电阻率分别为20 kW、2 kW。

8 kV/5 kHz的PWM电压下不同表面电阻率的屏蔽层时域电压如图9所示。图9对比结果表明，半导体屏蔽层的表面电阻率与其电压幅值呈正相关，表面电阻率越高，屏蔽层电压越大。低电阻率材料表现出更好的屏蔽性能，但其涡流损耗随电阻率降低而增大，因此在满足绝缘要求的同时，应尽可能降低材料电阻率。图9b中半导体屏蔽层电压的最大值呈现平顶特征而非尖峰，这是由于在较低表面电阻率条件下，屏蔽层电压在极短时间内即达到峰值。由于此时电压仍处于上升沿/下降沿阶段，且波形dv/dt保持不变，使得屏蔽层电压维持在峰值水平，从而形成平顶现象。

2.3 绝缘介质与空气

式（3）包含绝缘介质与空气的单位长度等效电容参数Ciso与Cair，这表明绝缘介质和空气也是影响屏蔽层电压的相关因素。Ciso与Cair的数值可通过改变材料相对介电常数或调节间距进行调整。为对比不同绝缘介质对屏蔽层电压的影响，分别设置绝缘介质1与绝缘介质2的相对介电常数为e1=3和e2=4。空气相对介电常数为1，为对比不同气隙对屏蔽层电压的影响，设置空气间距分别为3 mm与5 mm。

8 kV/5 kHz的PWM电压下不同绝缘介质时的屏蔽层时域电压如图10所示。对比图10a、图10b可知，绝缘介质的相对介电常数越大，半导体屏蔽层的电压越高。仅从此方面来看，较低相对介电常数的硅凝胶等材料相对于环氧树脂更具备优势，但实际设计还需要考虑绝缘介质的击穿场强、散热性能等[27]。

8 kV/5 kHz的PWM电压下不同空气间距时的屏蔽层时域电压如图11所示。由图11a、图11b对比可知，空气间距的改变对屏蔽层电压的影响较小。如果空气电场绝缘设计裕量足够，空气间距仍可进一步压缩。

各参数变化对屏蔽层性能的影响规律总结见表2。其中，屏蔽层的差异化表现本质上源于其自由电荷对外加电场变化的动态响应能力。激励信号的dv/dt与电场变化率dE/dt成正比，在正弦电压激励下，dv/dt相对较小，考虑到屏蔽层本身极薄，在y轴方向即使电荷迁移速率有限，也可以及时建立抵消外电场的反向电场。同时，由于激励源电场变化相对平缓，在x轴方向上，自由电荷有足够时间去迁移并趋于平均分布，从而近似完成整体屏蔽层处处等势的效果。

相较之下，PWM电压激励在上升沿和下降沿期间具有极高的dv/dt，且持续时间又极短，这意味着尽管屏蔽层在y轴方向可以感应反向电荷以抑制外电场，但x轴方向感应电荷迁移速率低于生成速率，无法面内均匀分布，导致电荷堆积与电位差形成，宏观表现为明显的电压尖峰，此时屏蔽层无法处处等势，进而导致空气中出现显著电场。

为解决上述问题，可适当降低屏蔽材料的表面电阻率以提高自由电荷密度，从而削弱电压尖峰。但这一优化需要平衡欧姆损耗与涡流损耗之间的关系。此外，在变压器完整屏蔽层的设计中，还需充分考虑热场效应带来的影响。变压器在实际工况运行时会产生较高内部温升。具体而言，屏蔽层温度升高时将引起屏蔽层电导率增大，而绝缘介质的介电常数也将增大。前者降低屏蔽层电压尖峰而后者增大尖峰，因此未来需综合整体变压器结构，从电、磁、热多场耦合去评估屏蔽层性能。

3 实验测试与分析

本实验主要验证屏蔽层的数学模型的合理性，以确保其能对未来屏蔽层设计指导提供有效理论依据。

具体的测试模型和实物如图12所示，2D模型由上金属极板、绝缘介质、屏蔽层、空气以及下金属极板构成。其中上金属极板等效为共模电压下电位相同的绕组；下极板等效为接地磁心，磁心采用电导率较高的纳米晶磁心以及有额外接地措施，因此也可视为等势体。通过将屏蔽层两端分别连接铜箔与导线实现接地，并在屏蔽层上引出多位置金属丝实现屏蔽层的不同位置的电压测量。绝缘介质厚度与空气间距均为5 mm，模型整体总宽度100 mm。

实验采用基于IGBT半桥测试电路，如图13所示，电路参数见表3。被测对象为图12所示的变压器简化模型，通过电压探头直接测量等效绕组电压VC，而屏蔽层电压VS则是利用屏蔽层表面引出的金属丝进行测量，并与理论计算结果进行对比分析。

图14展示了3M13材料分别在5 kHz和50 kHz激励下的屏蔽层电压实验结果。图中的VS通过电压探头夹在屏蔽层中点的金属丝与地电位处测得，此时VS即为屏蔽层电压峰值。实验数据表明，PWM电压激励频率对屏蔽层电压峰值并无影响，该结果与理论分析一致。

图15分别为半导体材料HB1543、BDD50以及BDD20三种材料在5 kHz频率PWM电压激励下的屏蔽层电压波形。对比可知，表面电阻率越高的材料，屏蔽层上的电压尖峰也越高，该结果与理论分析一致。

实验共针对四种半导体屏蔽层的中点电压进行测量，并与理论计算结果进行对比分析。理论计算中，采用实测相对介电常数er=4的光敏树脂作为绝缘介质，空气层er=1，所有几何尺寸均与实际结构保持一致。

不同dv/dt工况下屏蔽层峰值电压实测结果与理论计算结果的对比如图16所示，通过调节激励电压VC幅值，构建了一系列测试条件。图中灰色柱状图标注了不同激励电压幅值下所对应的实测dv/dt值（适用于四种材料）。多种屏蔽层材料的电压曲线均与理论值吻合良好，误差最大值不超过20%，验证了所建理论模型的有效性。现有误差主要来自以下几个方面：①用于理论计算的平均dv/dt与实际测量的dv/dt存在差异；②模型尺寸有偏差；③电容的边缘效应；④屏蔽材料的表面电阻值测量误差。

以10 kV/ms的绕组电压变化率为例，10 kV/ms摆率下不同措施的空气电场强度对比见表4，在仿真中对比不同表面电阻率下的空气最大电场强度。其中，表面电阻率1.35 kW的材料为本文选定设计值，该参数选择的主要依据是确保屏蔽层的等势性以有效抑制泄漏电场并且能够维持较低的损耗水平；表面电阻率40 kW由文献[24]中电导率为0.05 S/m的材料通过电导率与表面电阻关系换算得出，该文献中此参数的选取是基于仿真中屏蔽层的损耗与屏蔽效果的平衡；200 kW则对应文献[23]中所建议的电导率为0.001 S/m的材料，该参数是基于35 kV工频电压下评估屏蔽层电位跌落情况的优选结果。

对比可见，根据本文理论设计的表面电阻率能够有效屏蔽电场，屏蔽层峰值电压仅有绕组电压的1%，屏蔽层与磁心之间的空气最大电场强度仅为0.04 kV/mm，电场泄漏问题极大减弱，有效地提升了变压器的绝缘可靠性。而且1.35 kW的半导体材料并不会明显提升涡流损耗。若采用工作中不考虑PWM激励特性所设计的电阻率，将造成显著的空气泄漏电场，引发绝缘隐患。

4 结论

本文针对中压中/高频变压器的半导体屏蔽层展开了屏蔽效能的深入研究。通过理论建模，系统分析了屏蔽层在不同工作条件下的电压分布规律。研究表明，半导体屏蔽层能够有效抑制在正弦激励下的电场泄漏，但在如PWM激励这类高dv/dt工况下，屏蔽层表面会出现显著电压尖峰。进一步分析表明，该电压尖峰幅值与PWM电压激励频率无关，主要受PWM电压激励上升沿/下降沿的dv/dt大小以及屏蔽层表面电阻率的影响。此外，屏蔽层电压尖峰与泄漏电场的强度密切相关，表明在中/高频变压器的设计中，半导体屏蔽层设计需综合考虑所选开关器件的开关速率特性与实际工作状态下PWM激励的dv/dt水平，以实现针对性的设计优化。本文研究结果可为后续屏蔽层的材料选择、结构设计优化及损耗评估提供理论依据和技术参考。

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Electric Field Suppression Performance of Semiconductor Shielding in Medium Frequency Medium Voltage Transformers Subjected to High dv/dt Voltage

（State Key Laboratory of Power Transmission Equipment Technology Chongqing University Chongqing 400044 China）

Abstract Due to their excellent electric-field control and low-loss characteristics, semiconductor electric shielding materials have attracted increasing attention in the design of medium-voltage, medium- and high- frequency transformers, particularly in applications requiring high power density and compact structures. Such shields are typically used to mitigate electric-field stress and enhance insulation reliability. Theoretically, a grounded semiconductor shield, owing to its finite conductivity, can maintain an equipotential surface, effectively divert displacement currents, and suppress regions of high field strength.

However, recent engineering practice and experimental results indicate that under high dv/dt conditions—especially when the excitation voltage is supplied by a pulse-width modulation (PWM) converter—the equipotential characteristic of a grounded semiconductor shield may be compromised. In such cases, significant potential differences can arise across different locations within the shield, leading to high potentials relative to adjacent grounded components, such as the transformer core. In narrow air-gap regions, this potential difference may trigger dielectric breakdown, leading to severe insulation failure.

This paper investigates the shielding performance of semiconductor materials under high dv/dt PWM voltage stress. A generalized resistor–capacitor (RC) equivalent model is developed for a typical medium-voltage transformer structure. The model incorporates key components affecting voltage distribution, including the high-voltage winding, insulating medium, semiconductor shield, air-gap region, and core. Then, approximate analytical expressions for the shield voltage under both sinusoidal and PWM excitations are derived.

Numerical simulations are performed in COMSOL Multiphysics to validate the analytical model and assess parameter sensitivity. The study examines the influence of winding excitation voltage, shield surface resistivity, insulation permittivity, and air-gap size on shielding performance. Simulation results show that under sinusoidal excitation, increasing the voltage amplitude or frequency moderately increases the shield voltage. Still, it remains significantly lower than the winding voltage, indicating effective electric-field suppression. In contrast, under PWM excitation, the peak shield voltage is largely insensitive to the switching frequency itself but strongly and positively correlated with the dv/dt of the PWM waveform edges. A higher dv/dt produces a greater transient shield voltage peak, substantially exceeding that observed under sinusoidal conditions. It underscores the importance of assessing shielding performance in medium- and high-frequency PWM converter applications, where dv/dt can be several orders of magnitude higher than in power-frequency systems.

Experimental validation is performed using a half-bridge converter test platform and simplified transformer models incorporating semiconductor shields with different surface resistivities. Comparative measurements confirm the theoretical and simulation results. Based on the theoretical, simulation, and experimental studies, practical guidelines are proposed for shield material selection, surface resistivity optimization, and insulation coordination design, ensuring that electric field strength requirements are met in critical narrow-gap regions. This paper provides references for the performance limiting evaluation of semiconductor shields and the proper application of wide-bandgap devices in medium-voltage systems.

keywords：Medium-voltage, medium-high frequency, high dv/dt, electrical insulation, semiconductor electric shielding

夏伟男，1998年生，硕士研究生，研究方向为中频变压器设计。